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这是中国在全球半导体领域首次提出指导产业发展的新原则,也是过去几十年来,继摩尔定律之后,行业内为数不多的具有方法论意义的重大命题。
更具说服力的,是这条定律背后的"成绩单"——基于"韬(τ)定律",华为过去六年已成功设计并量产了381款芯片。今年秋季即将发布的麒麟2026手机芯片,将完整采用逻辑折叠技术,相关性能大幅跃升。

从"几何缩微"到"时间缩微"
要理解"韬(τ)定律"的分量,先要理解它要替代的是什么。
过去六十年,全球半导体产业基本由摩尔定律牵引——每隔约18到24个月,集成电路上可容纳的晶体管数量翻一番,性能随之提升。这条定律的本质,是几何尺寸的不断缩小:从微米到纳米,从14nm、7nm、5nm,再到3nm、2nm。整个行业为之投入了数万亿美元,也培育出了EUV光刻机这样动辄上亿美元的极限制造装备。
但物理规律并不会无限让路。当晶体管栅极宽度逼近几个原子的尺度,量子隧穿、漏电、发热等问题接踵而至,"几何缩微"的边际效益越来越低,成本却越来越高。摩尔定律放缓,已是产业共识。
"韬(τ)定律"的破题思路恰恰在这里——与其继续在几何尺寸上死磕,不如换一个目标。
按照何庭波的阐释,"韬(τ)定律"以"时间缩微"替代"几何缩微",以系统性降低时间常数(韬τ)为核心目标,通过逻辑折叠等创新技术,持续压缩信号传播时延,不断提升晶体管密度,从而实现半导体与电子系统的持续演进。
如果说摩尔定律追问的是"晶体管能不能做得更小","韬(τ)定律"追问的则是"信号能不能跑得更快、电路能不能排得更密"。前者依赖光刻机的极限工艺,后者更依赖架构、设计、系统层面的协同创新。
逻辑折叠:从"平面"到"立体"的自由
如果说"韬(τ)定律"是方法论,那么"逻辑折叠"就是这套方法论结出的第一颗硕果。
传统芯片设计基本遵循"平面思维"——所有逻辑单元都铺在一层硅片上,通过缩小线宽来塞入更多晶体管。逻辑折叠则打破了这个限制,把原本平铺的电路"折"了起来:从单层扩展至双层,基于全新的"自由逻辑"设计理念,让晶体管在三维空间中重新组织。何庭波表示,“麒麟2026”手机芯片是逻辑折叠技术的首次成功实施。它基于全新的自由逻辑设计理念,由单层扩展至了双层,并实现晶体管密度等指标的大幅提升。“
这意味着什么?根据数码博主"微博闲聊站"披露的官方信息,麒麟2026芯片的核心数据令人眼前一亮:
晶体管密度达到238 MTr/mm²,较传统2D设计提升53.5%;
P核能效提升41%;
峰值频率提升12.7%至3.1GHz,首次突破3GHz大关。
这些数字背后的含义是:不依赖更先进的制程节点,仅通过设计和架构创新,就能换来过去需要"一代制程升级"才能取得的性能跃升。
何庭波在演讲中说:"我们取得了一系列仅靠先进制程工艺难以取得的进步。" 这句话意味着,一条不被光刻机"卡脖子"的新路,正在被走通。
贯穿器件到系统:一场多层级的协同革命
"韬(τ)定律"的另一个关键词,是"多层级协同优化"。
它不是某一个技术点的局部突破,而是构建了一个贯穿器件、电路、芯片到系统层面的整体优化体系。器件层面的材料和结构创新,电路层面的逻辑折叠和拓扑优化,芯片层面的架构革新,再到系统层面的软硬协同——每一层都参与降低时间常数τ的努力,每一层都为最终性能贡献力量。
这种打法与摩尔时代"单点死磕制程"形成鲜明对比。它考验的不是单一环节的极限工艺,而是一个国家、一个产业链的系统集成能力。中国半导体产业链虽然在最尖端的制程工艺上仍存在差距,但在设计、封装、材料、系统软件等多个层面拥有丰富的资源和深厚的积累——"韬(τ)定律"恰恰把这些优势组织起来,形成了合力。
按照华为的预判,到2031年,基于"韬(τ)定律"的高端芯片晶体管密度,将达到1.4纳米制程的同等水平。而这一切,并不必然依赖于EUV光刻机的代际升级。
为什么叫"韬"?
最后聊聊这个名字——"韬"。
τ这个希腊字母在工程上就是"时间常数"的代号,对应技术内核没问题。但选用"韬"这个汉字,明显还有更深的意味——韬光养晦,厚积薄发。
这几年,中国半导体在外部压力下经历了一段不太好过的日子。但安静不代表停滞。从芯片设计到制造工艺,从设计软件到关键材料,无数看不见的努力都在悄悄积累。
"韬(τ)定律"的发布,更像是这段沉默期的一次集中"交卷"——它不是要去和谁比高低,而是在告诉世界:中国半导体已经具备了"自己出题、自己解题"的能力。
何庭波还透露,类似的创新会陆续用到2027年及以后的量产芯片上。也
就是说,麒麟2026只是个开始,不是终点。
写在最后:
"韬(τ)定律"未必能完全取代摩尔定律,但它至少证明了一件事:
在别人定义的赛道之外,还有另一条路可以走。而这条路,已经被一家中国公司用六年时间和381款芯片,实实在在地走通了。
被卡了脖子,不一定非要硬碰硬。换个姿势,照样能站起来。

投稿邮箱:5g@mscbsc.com

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