近日，上海大学张建华教授、王震宇副教授团队联合瑞士洛桑联邦理工学院（EPFL）Andras Kis教授团队，在Nature Electronics（《自然·电子》）上在线发表题为Non-volatile memories based on patterned metal–semiconductor heterostructures of niobium disulfide and molybdenum disulfide的研究论文，王震宇副教授为该论文第一作者。该工作在晶圆级二维材料金属-半导体异质结的规模化可控构筑及其在低功耗非易失存储器中的应用方面取得重要突破，为后摩尔时代新型信息存储与计算器件的发展提供了全新技术路径。
研究背景：二维材料器件的异质集成面临接触瓶颈
二维过渡金属硫族化合物（TMDCs）因其原子级厚度、优异的电学性能和良好的可扩展性，被认为是突破硅基器件物理极限、延续摩尔定律的重要候选材料。然而，在实际器件中，二维半导体与传统三维金属电极之间的界面质量较差，往往引入严重的肖特基势垒和高接触电阻，成为制约器件性能和能效提升的关键瓶颈。
利用二维金属-半导体异质结，形成原子级平整、无悬挂键的范德华界面以有效抑制费米能级钉扎并降低接触势垒，被认为是解决接触问题的有效策略之一。但如何在晶圆尺度上实现高质量、图案化的二维异质结制备，并兼顾器件集成需求，仍然是该领域亟待突破的核心难题。
核心创新：“生长即集成”，晶圆级可图形化的二维金属-半导体的原位生长异质集成
针对上述挑战，研究团队提出并实现了一种可扩展、通用的晶圆级+图形化二维金属-半导体异质集成方法，成功在大面积范围内构筑原位NbS₂-MoS₂异质结。该方法以金属有机化学气相沉积法（MOCVD）合成的晶圆级单层MoS₂为基础，结合光刻图形化、金属选择性沉积以及后续硫化转化等成熟微纳加工工艺，实现了二维金属NbS₂在预定义区域内的原位形成与精准定位。这一策略有效避免了传统二维异质结中普遍存在的机械转移引入污染、界面不连续以及位置不可控等问题，同时突破了二维金属难以大面积、规则化集成的技术瓶颈，实现“生长即集成”。
通过精确的图形化控制，研究团队能够在晶圆上实现金属/半导体结区的清晰界定与高一致性排布，从而在材料层面直接完成器件级接触结构的设计，为后续晶体管与存储器件的结构优化和功能调控提供了高度自由度。该策略在保证界面质量和器件性能的同时，兼容现有半导体工艺流程，为二维金属-半导体异质结从概念验证走向晶圆级集成与电路应用提供了关键技术支撑。
关键成果：高迁移率、高良率、长寿命非易失存储
研究人员首次将该类图形化二维异质结同时作为沟道材料与二维接触电极，系统构建了场效应晶体管（FET）及浮栅型场效应晶体管（FGFET）非易失存储器，并对其电学性能和可靠性进行了全面评估。实验结果表明，相较于传统单一MoS₂器件，引入NbS₂-MoS₂异质结后，器件接触电阻显著降低，晶体管的开态电流最高提升约9倍。所制备的FET器件在单层MoS₂体系中实现了最高77 cm²·V⁻¹·s⁻¹的迁移率，并对144个器件进行统计，阵列良率高达95.8%，处于国际领先水平。
在非易失存储应用方面，基于该异质结的浮栅晶体管展现出宽编程窗口、连续可调的电导调制能力以及优异的可靠性。器件在超过6万次编程脉冲后仍保持稳定工作，推算的存储保持时间约为19年，显示出良好的长期稳定性和应用潜力。进一步的器件仿真表明，通过合理的控制氧化层缩放，该类存储器在亚100 nm栅长尺度下仍可保持约14 V的编程窗口，为其在先进工艺节点下的集成提供了重要理论依据。
重要意义：面向低功耗存储与可重构逻辑的二维技术路线
该研究不仅验证了图形化二维金属-半导体异质结在提升器件性能方面的独特优势，也展示了其在低功耗非易失存储器和可重构逻辑电路中的广阔应用前景。相关成果为二维材料从“单器件性能验证”迈向“可规模化电路与系统集成”提供了关键支撑，有望推动新一代低功耗电子器件和二维集成电路技术的发展。
图文导读
图1｜NbS₂–MoS₂图形化异质结的制备与表征。a，NbS₂–MoS₂图形化异质结制备工艺流程示意图。b、c，异质结中NbS₂与单层MoS₂的AFM图像及其对应的高度剖面。d、e，在Si/SiO₂衬底上，硫化处理前后NbS₂区域与MoS₂区域的室温拉曼光谱。f、g，Si/SiO₂衬底上NbS₂–MoS₂图形的光学显微镜图像，比例尺为50 µm。h，对f中标注区域获得的拉曼强度分布图，其中粉色表示MoS₂，蓝色表示NbS₂，比例尺为4 µm。i，显示异质结中NbS₂与MoS₂界面的STEM图像，比例尺为2 nm。
图2｜基于NbS₂–MoS₂图形化异质结的场效应晶体管器件。a，采用NbS₂–MoS₂图形化异质结制备的场效应晶体管（FET）器件侧视结构示意图。b，Si/SiO₂衬底上基于图形化异质结制备的部分FET阵列实物照片。c，NbS₂–MoS₂图形化异质结FET的典型转移特性随温度变化曲线（红色曲线），以及基于本征MoS₂的FET在室温下的转移特性（蓝色曲线）。插图为采用NbS₂–MoS₂图形化异质结制备的FET器件的光学显微镜图像，比例尺为20 μm。d，在不同栅压条件下，NbS₂–MoS₂图形化异质结FET的电导随温度变化关系；其指数型温度依赖性表明载流子传输过程为热激活机制。e，b中所示区域内、沟道长度为10 μm 的36个FET器件的转移特性。f，在Vds = 50 mV、Vg = 20 V条件下，对144个FET器件开态电流的统计分布；白色单元表示失效器件。g，(f) 中所示144个FET器件的迁移率和亚阈值摆幅（SS）的统计分布。
图3｜基于NbS₂–MoS₂图形化异质结的浮栅存储器件。a，基于NbS₂–MoS₂图形化异质结的浮栅存储器件侧视结构示意图及其光学显微镜图像，比例尺为10 μm。b，室温下采用NbS₂–MoS₂异质结构制备的浮栅场效应晶体管的转移特性。c，在不同编程电压条件下编程后的浮栅场效应晶体管输出特性。d，不同编程电压水平下器件电导随时间变化关系。e，通过对栅极施加电压脉冲，在增强（potentiation）与抑制（depression）阶段器件电导值的线性演化过程。f，不同温度下的双态保持特性，漏–源电导Gds随时间变化。红色曲线和蓝色曲线分别对应300 K与425 K条件下获得的数据。g，浮栅器件的耐久性测试结果，漏–源电流Ids随编程/擦除（P/E）循环次数的变化关系。每个 P/E 循环包含一个持续100 ms、幅值为+11.5 V的擦除脉冲，以及一个持续100 ms、幅值为−11.5 V的编程脉冲；器件在经历63,475次P/E循环后失效。
图4｜不同栅长尺度下的滞回特性模拟结果。a、b，随着栅长由L=5 μm缩小至10 nm，器件滞回回线在a，对数坐标和b，线性坐标下的模拟结果。c，在保持Ids·L/W = 1 nA条件下，由滞回回线外推得到的编程窗口随控制氧化层厚度（tcg）变化的关系。
原文链接：https://www.nature.com/articles/s41928-026-01634-z
