下一代存储器，挑战重重

国际存储器研讨会（IMW：IEEE国际存储器研讨会）是半导体存储器技术研发领域的国际会议，已在比利时鲁汶开幕。其正式名称为“2026年IEEE第18届国际存储器研讨会”，简称“IMW 2026”。

5月11日，本次活动的主要环节——技术讲座系列拉开帷幕。讲座以主席的例行开幕致辞开始。担任总主席的金相范（首尔大学）登台发言。

IMW 2026大会开幕致辞的第一张幻灯片

金先生首先简要介绍了IMW的历史。IMW成立于2008年，由两个国际会议合并而成，分别是非易失性半导体存储器研讨会（NVSMW）和国际存储器技术与设计会议（ICMTD）。首届IMW于2009年在美国加利福尼亚州蒙特雷市举行。

IMW 的前身 NVSMW 始于 1976 年。今年是其成立 50 周年。为了纪念这一里程碑，我们特邀准备了一场题为“特别讲座：IMW 50 年历史”（主讲人：imec 的 Jan Van Houdt）。

IWM简史

接下来，他们回顾了近年来的事件。由于疫情影响，2020年和2021年的IMW以线上形式举办，2022年则采用线上线下相结合的混合模式。2022年的举办地点是德国德累斯顿。大约一半的参会者选择线上参会。德累斯顿的活动原计划于2020年举办。

直到2023年，该活动才完全恢复线下举办，不再包含任何线上元素。举办地点选在美国加利福尼亚州蒙特雷市。遗憾的是，由于半导体存储器市场衰退等因素，出席人数并不理想。次年（2024年），该活动移师韩国首尔，吸引了约350名参与者，创下历史新高。

2025 年蒙特雷会议的参与人数比 2023 年蒙特雷会议增加了 25%，表明会议呈现强劲的复苏趋势。今年是自 2016 年法国巴黎会议以来，欧洲十年来首次举办的大规模线下会议。首日约有 270 名参与者，超过了上一届蒙特雷会议、上一届欧洲会议（2022 年德累斯顿会议）以及更早的欧洲会议（2016 年巴黎会议）的参与人数。预计在最后一天的闭幕致辞中将更新参与人数。

2020年至2026年IMW活动日程安排

本次会议共收到127篇论文，较上年的71篇大幅增长，创历史新高。值得注意的是，此前仅有一次会议论文投稿量超过100篇，那是在2012年于意大利米兰举行的欧洲会议上。

论文提交数量趋势（2010-2026）

本次会议共收到22篇论文作为口头报告（技术报告），23篇论文作为海报展示，均高于上一年。然而，口头报告的接收率却极低，仅为17%。口头报告和海报展示的综合接收率仅为35%，据我所知，这是有史以来最低的接收率。

2009-2026年论文投稿数量、论文接收数量（仅限口头报告）和接收率（口头报告）趋势

2010年至2026年口头报告接收率和总体接收率（口头报告和海报报告的总和）趋势

就已接收论文的构成（包括口头报告和海报展示）而言，“下一代存储器（铁电存储器、电阻式随机存取存储器、磁性存储器等）”数量最多，占比24%，较上年的21%增长了3个百分点。其次是“闪存”，占比20%，较上年的28%下降了8个百分点。第三大主题是“DRAM”，占比18%，较上年的15%增长了3个百分点。

按领域和地区划分的论文（包括海报展示）分类

按地区划分，报告数量方面，亚洲占比最高，达58%，其次是欧洲，占比30%。这两个地区合计占总数的近90%，即88%。美国占比较小，仅为11%。

2026年IMW赞助商名单

开幕致辞之后，按惯例举行了主题演讲（均为受邀嘉宾）。今年共有三位嘉宾发表了主题演讲。第一位是美光科技的Nirmal Ramaswamy，他概述了存储器技术；第二位是三星电子的Chris Kang，他概述了NAND闪存技术；最后一位是长鑫存储科技的Robert Liu，他概述了DRAM技术。本文将简要介绍前两位嘉宾的演讲内容。

根据 IMW 2026 会议日程整理的主题演讲题目和演讲者列表

在主题演讲中，美光科技的尼尔玛尔·拉马斯瓦米首先指出，人工智能的普及和发展正在显著改变内存子系统的需求。这些基本需求大致可以归纳为：容量更大、速度更快、功耗更低。

目前，内存子系统限制人工智能系统性能的情况被称为“内存瓶颈”。许多限制因素源于缺乏“速度优化”。当处理器尝试访问内存并检索数据时，数据到达通常需要时间，导致处理器长时间等待。

尽管人工智能处理器的性能每两年提升三倍，但内存访问性能（带宽）每两年仅提升两倍，导致处理器和内存之间的性能差距日益扩大，这就是所谓的“内存差距”。对于GPU而言，这已成为一个尤为严重的问题。

高带宽内存（HBM）模块缓解了这些内存缺口和瓶颈问题。HBM模块的特点是带宽极高。作为能够最大限度提升GPU有效性能的主内存，它们已成为高端AI系统中不可或缺的一部分。

此次演讲还涉及了3D DRAM技术，该技术有望成为未来DRAM芯片的发展方向。其基本原理是水平方向（平行于晶圆表面）形成由一个晶体管（1T）和一个电容器（1C）组成的存储单元（1T1C单元），然后垂直堆叠这些1T1C单元层，以提高存储密度。

3D DRAM技术首先需要形成极薄的沟道层。本次报告展示了通过外延生长可以高质量地制备由交替的硅(Si)和硅锗(SiGe)薄层构成的超晶格结构（Si/SiGe沟道是3D DRAM的理想候选材料）。报告幻灯片展示了用电子显微镜观察到的超晶格结构横截面图像。然而，报告并未透露薄膜厚度、层数和沉积时间。

在3D DRAM技术中，三维堆叠的存储单元阵列和CMOS外围电路分别形成于不同的晶圆上。如果将存储单元阵列和CMOS外围电路并排排列在同一晶圆表面，则硅面积的增加不可忽略。另一方面，如果将两者单片垂直堆叠，无论哪个先形成，后续热处理都会导致性能退化，这是不可避免的。因此，存储单元阵列和外围电路分别在不同的晶圆上制造，然后将这些晶圆拼接在一起，完成DRAM芯片的制作。

接下来，我将介绍三星电子的Chris Kang先生关于NAND闪存技术的演讲摘要。Kang先生首先回顾了3D NAND闪存技术历经几代发展至今的历程。从2013年的第一代（三星称之为“V1”，共24层）到2024年的第九代（“V9”，共280层），堆叠的字线数量（即堆叠的存储单元数量）增长了十倍以上。

此图展示了3D NAND闪存技术的发展历程以及字线堆叠层数（存储单元堆叠层数）。图中绘制了五家研发公司从第四代到第九代的相关数据。预计第十代技术将达到384至448层。

（数据来自三星在2026年IMW大会上的主题演讲）

然而，CMOS外围电路的微型化速度慢于存储单元阵列。存储单元阵列面积与芯片总面积之比（存储单元效率或单元效率）从第四代512 Gbit芯片的75%下降到第七代512 Gbit芯片的60%。为了提高单元效率，一种将存储单元阵列单片堆叠在CMOS外围电路之上的技术应运而生。开发该技术的公司赋予了它不同的名称，例如“CMOS下阵列”和“外围电路上单元阵列”。

增加堆叠字线的数量仍然面临一些挑战。随着单元阵列高度的增加，用于创建孔洞（存储器通孔蚀刻）的蚀刻难度也随之增加。为了缓解这一问题，每一代产品都逐步减小了字线的厚度以及字线间绝缘膜的厚度。相对而言，以第一代产品为基准，第九代产品中单元（字线和绝缘膜对）的厚度减少了47%。

左图显示了3D NAND闪存技术发展趋势与单元电流（导通状态电流）的关系。右图显示了3D NAND闪存技术发展趋势与单元阵列高度（相对值）的关系。

数据来自三星在2026年IMW大会上的主题演讲

然而，单元阵列的整体高度增加，导致单元导通时电流降低。在第四代和第九代器件的对比中，单元电流下降了52%。目前已尝试通过增加沟道厚度和降低沟道薄层电阻来解决这个问题。

此外，3D NAND闪存面临诸多挑战，持续的努力和创新对于解决这些问题至关重要。