Cadence陈会馨：PCIe技术演进与AI时代的IP解决方案

电子发烧友网报道（文/李弯弯）在近日举办的闪存峰会上， Cadence 亚太及日本地区IP与生态系统销售群资深总监陈会馨在演讲及接受媒体采访时，直击当下行业技术痛点——随着 AI 数据爆发式增长，存储带宽成为关键瓶颈，系统互联面临低延迟、高带宽、低功耗的多重挑战。她围绕PCIe技术演进、AI时代 接口 IP发展等核心议题，分享了诸多前沿观点与Cadence的创新解决方案。

PCIe技术演进：应对AI数据挑战

陈会馨向媒体介绍，当前PCIe 7.0/8.0商用节奏加速，根源在于AI数据瓶颈。尽管PCIe 6.0尚未大规模商用，但7.0/8.0已提前布局。随着 GPU 算力持续攀升，存储带宽成为关键瓶颈，在AI训练的checkpoint等场景中，对低延迟、高带宽的需求翻倍。PCIe 8.0单Lane速率已达256 GT/s，协议草案0.5版于今年推出，1.0版预计明年落地，IP研发自去年底启动，依托既有技术积累而非从零设计。

在高速率下， 信号 完整性与功耗问题亟待解决。陈会馨表示，从PCIe 6.0起采用SRIS架构，实现发送端（TX）与接收端（RX） 时钟 独立并支持平衡扩展。首代PCIe 8.0 IP将基于台积电N3工艺，建议存储厂商向更先进制程迁移以支撑高性能需求。

对于Scale-up与Scale-out互联，陈会馨指出需底层协议协同演进。PCIe作为主机内连接（ CPU /加速卡/存储），主导Scale-up；Scale-out则主要依托增强型 以太网 （引入CSD等纠错机制），其物理层（PMA）与PCIe高度相似，二者共同面临低延迟、高带宽、低功耗的集群互联新挑战。

在CXL与PCIe的定位差异及生态现状方面，陈会馨介绍，二者物理层相同，协议层不同。CXL侧重内存池化与统一内存管理，解决大容量内存利用率低问题。不过当前CXL 4.0后发展趋缓，主因是生态成熟度不及PCIe，后者仍为绝对主流。而UCIe已成为Chiplet互连主流协议，已迭代至第三代，速率从16 Gbps提升至32 + Gbps，广泛应用于AI大芯片，行业正加速向UCIe收敛，替代早期私有互联方案。

AI时代PCIe的角色与价值

陈会馨表示，随着AI兴起，算力规模迅速扩大，系统瓶颈从计算转向数据转移，PCIe作为最核心、最通用的主机互联标准持续演进。

从宏观角度看，AI发展分为三个阶段：大规模兴起的AI基础建设（数据 中心 ）、具身AI（面向 自动驾驶 、 机器人 、 无人机 等）、在生命科学和复杂系统建模中发挥作用。随着阶段演进，系统规模设计和计算复杂程度急剧上升，摩尔定律红利难以单独支撑，行业需在架构、互联和设计方法上进行全面创新。

聚焦高性能计算芯片，过去6个季度HPC增长惊人。在单芯片常用接口IP升级方面，以Memory为例， 英伟达 最新一代GPU用HBM4代替HBM3， Arm 发布的AGI CPU中 DDR 5速率飙升到8.8GB/s，未来端侧AI、AI训推一体芯片将用到LP6或DDR7技术，接口IP迭代聚焦性能和带宽翻倍。同时，单颗芯片算力提升受制造限制，芯力互联技术UCIe发展迅速，Cadence也将推出6 4G 产品。

在高速互联关键技术上，以AI Factories为例，GPU数量从几百个上升到上百万个，数据流通过高速互联技术建立。单一区域互联首先是Memory，CPU、NPU、XPU与存储网络通过PCIe和CXR接口联络，英伟达有私有协议NV link。CPU扩展到整个机柜，有英伟达主推的NV link和UA link标准。这些互联技术的关键物理层都是高速网络解决方案，Cadence为客户提供完备的IP解决方案。

PCIe有三个主要核心应用场景：主机与加速器的互联，是AI系统中最关键的数据通道，对带宽、延时、P2P能力要求极高；网络接口连接，高性能NIC需PCIe接入系统以支持大规模分布式训练和推理；存储接口NVMeS SD ，是训练数据暂存的关键技术。这三类应用场景都依赖高可靠性、高扩展性和向前、向后兼容的PCIe架构。

PCIe作为主机互联技术，在AI系统中有独特价值。它可将CPU、GPU、XPU、link和存储连在一起，AI工作负载对互联提出带宽可扩展性、低同步延迟、原生P2P能力、大规模并行队列和原子操作等关键要求，PCIe的灵活拓扑性、可靠性、安全性、虚拟化性等成熟技术使其长期成为主机互联的根本。

在AI训练和推理中，PCIe SSD承担训练数据暂存、大模型状态权重参数、特征缓存等任务。AI场景对SSD要求严苛，需极高带宽和强耐受力。PCIe提供完整机制，包括端到端校验确保数据可靠性，通过功耗管理、S RS 时钟架构支持持续演进，是AI存储中性能、可靠性、可扩展性最佳的扩展点。

Cadence的创新解决方案与未来展望

陈会馨介绍了Cadence的PCIe技术。PCIe 6.0单个Link速率是64GT/s，采用PAM4信号，有轻量级FCE向前纠错模块，发展路上一直向后兼容，出错几率要求在10的9次方只出现一次错误。Cadence推出的PCIe 6.0和CXL 3.0产品是经过硅验证的IP，在台积电的5纳米、3纳米等主流制程以及 三星 供应节点上有相应产品。

PCIe 7.0处于6.0到7.0过渡阶段，上周GTC大会上英伟达布局PCIe 7.0存储。7.0与6.0产品性能相似，速率翻倍，单个Link速率达128G，但能耗更高，信道插损从32DB提升到36DB。Cadence的PCIe 7.0经过台积电验证，今年将推出5纳米解决方案。

Cadence与ARM是合作伙伴，在Arm的HPC系统里，采用PCIe 6.0子系统，兼容CXL 3.2，支持X8模式。Cadence作为 EDA 和系统软件提供商，提供完整验证平台和方法，有Xceliun里的PCIe VIP用于软 仿真 ，还有硬件 仿真器 Palladium以及PCIe 6.0等高端产品。其PCIe验证不仅验证物理层，还验证协议层和多个lind，客户可拿到测试板在真实环境与仪器厂商或自己的主板进行互联测试，降低设计SOC风险。

展望未来，陈会馨表示PCIe 8.0在7.0基础上速率再次提升，但每个周期迭代速率翻倍仍不够。她希望大家关注Cadence，作为行业领先的EDA和系统厂商，Cadence提供一站式服务，一直聚焦AI，最近产品线还将推出AI Agent服务客户。